Capacitance Optimization and Ballistic Modeling of Nanowire Transistors

Abstract

Downscaling of Si-based metal-oxide-semiconductor field-effect transistors (MOSFETs) has contributed to increased microchip device density and to improve the functionality of the electronic circuits. The dimensions of state of art MOSFET is down to a few nanometers. It has been demonstrated that smaller MOSFETs are faster and more energy-efficient. However, with continued device scaling the performance of ICs starts to deteriorate making it important to implement new technology solutions. Nanowire transistors have in recent years been introduce to face some of semiconductor challenges, such as short-channel effects and performance degradation. The geometry of the nanowires allows the gate contact to be wrapped all-around the nanowire which offers an excellent electrostatic integrity.

However, the performance of nanowire MOSFETs is restricted due to parasitic capacitances and resistances between the metal contacts and semiconductor nanowires. The presence of parasitic capacitances and resistances in devices introduces time delay, which is the time required for charging and discharging the capacitances. Insulating interlayers with high relative permittivity contribute to higher capacitances, and thereby increased time delay. There are amount of materials with low relative permittivity that are suitable to replace the conventionally used spacer material, SiO2. The high k-value of SiO2 is believed to contribute to higher parasitic capacitances, and performance degradation.

Integration of Hydrogen silsesquioxane (HSQ) as an interlayer dielectric in multilevel interconnects has received much attention in semiconductor fabrication. To investigate the possibility of using HSQ as insulating material in nanowire transistors, the properties and the relative permittivity of this material should be explored. Measurement of HSQ k-value has not been done before and this value has only been speculated. Therefore, a parallelplate capacitor structure with a varying HSQ-thickness, obtained by using Electron Beam Lithography (EBL), has been manufactured to study the properties of HSQ. Furthermore, the thickness of HSQ has been estimated and CV - characteristics has been considered to
measure the k-value of this material. Experimental measurements on the manufacturedstructure showed that HSQ is durable as a spacer material, and it has the capability to be used as interlayer dielectric in nanowire transistors. Additionally, the calculated relative permittivity, k, of HSQ was approximately 3.00 0.40.

Furthermore, this thesis is about investigating the performance of ballistic 1-D MOSFETs at high frequencies, explaining the operational principles of these devices, calculating RF figures of merit, and extracting high frequency transistor metrics, fT and fmax. The simulation in this thesis is based on parameter optimization to find the optimal parameters that give minimized parasitic capacitances and thereby improved transistor performance. To achieve these purposes, 3D-structures have been modeled using COMSOL Multiphysics. The numerical calculations on the modeled 3D nanowire transistor structures demonstratea transition frequency fT = 480 GHz and maximum frequency fmax = 1.60 THz.

Popular Abstract (Swedish)

Teknologiutvecklingen inom halvledarindustrin och integrerade krestsar har inom de senaste
åren skett i en mycket hög takt, vilket också har medfört en förbättring av transistornas
prestanda. Transistorn är grundläggande biståndsdel i elektroniska kretsar med huvudsaklig
uppgift att styra strömmar och fungerar på så sätt som ett elektriskt relä. Transistorn
består av tre elektroder, som kallas source, drain och gate. Genom att applicera en elektrisk
spänning över gate-elektroden, kan resistansen hos kanalen mellan source och drain kontrolleras.
På det sättet styrs strömmen genom den elektriska kretsen. Användningsområden
för transistorer sträcker sig från förstärkning av elektriska signaler till att bygga logiska
kretsar som används för att utföra många, komplexa lösningar.

Nedskalning av transistorer till storleksordning av tiotals nanometer har under de senaste
40 åren bidragit till ökad prestanda av integrerade kretsar. Idag är det möjligt att
integrera fler transistorer, upp till miljarder, på ett och samma chip.
Transistorn baserad på halvledarmaterialet kisel, har varit den dominerande inom industrin.
Kisel är ett halvledarmaterial som under flera decennier har varit en enastående
kandidat till både digitala och analoga applikationer. Kisel är dock ganska ofördelaktig
som en elektisk ledare. De fysikaliska begränsningarna hos det materialet har blivit ett
hinder inför en fortsatt nedskalning av transistorer och en fortsatt förbättring av transistorns prestanda. Av denna anledning, utforskas det alltjämt konkurrerande tekniker
för att överträffa de existerande kiselbaserade kretslösningarna och för att utveckla nya
tekniska lösningar.

Forskning och utveckling av transistor baserad på alternativa material och utformningar
kan gynna utmaningar vid ytterligare miniatyrisering av transistorer. Ett av alternativen
är användande av III-V sammansatta halvledare, främst indiumarsenid InAs eller indiumgalliumarsenid InGaAs. Dessa material har förbättrade egenskaper och kan leda till
utveckling av snabba transistor. Detta beror på att elektronerna i dessa material har en
hög hastighet i jämförelse med kisel, vilket på sikt bidrar till en transistor med betydligt
lägre energiförbrukning.

Användning av III-V halvledare har öppnat nya dörrar för att utveckla nya typer av
transistorer som är baserade på nanotrådar. Strömflödet genom kanalen kan bättre kontrolleras
eftersom dess cylindriska geometri tillåter gate-kontakten, som lätt kan lindras
runt tråden, att ha mer precis kontroll över kanalen. Prestandan av den typen av transistor
förväntas ligga i terahertz-området, tack vare kombinationen av dessa innovationer.
Trots förbättrad tansistorprestanda, står de nya teknikerna inför nya utmaningar. Därför
bör nya lösningar utredas för att kunna uppnå ett optimerat resultat.

I det här projektet har fysikaliska och ballistiska simuleringar av nanotrådstransistor utförs
med syftet att uppskatta prestandan och studera kapacitansernas inverkan. Detta har genomförts genom att variera dimensionerna av den modellerade 3D transistorstrukturen.
Dessutom omfattar projektet tillverkning av en platt kondensator som sedan utvärderas.
Detta görs i syfte att undersöka möjligheten att ersätta det traditionella isolerande materialet
mellan metal elektroderna med andra material som har lägre dielektrik konstant,
som till exempel HSQ. På det viset kan man minska påverkan av parasitiska kapacitanser
som annars påverkar transistorprestandan negativt.

• author: Alothmani, Azal
• supervisor: Erik Lind
• organization: Department of Electrical and Information Technology
• alternative title: Kapacitansoptimering och Ballistisk Modellering av Nanowire-baserade Transistorer
• course: EITM01 20181
• year: 2018
• type: H2 - Master's Degree (Two Years)
• subject: Technology and Engineering
• keywords: Nanowire transistor, 1-D MOSFET, RF performance, permittivity, parasitic capacitance, HSQ, COMSOL Multiphysics
• report number: LU/LTH-EIT 2018-644
• language: English
• id: 8950068
• date added to LUP: 2018-06-25 10:09:46
• date last changed: 2018-06-25 10:09:46