Advanced

Implementation of a 200 MSps 12-bit SAR ADC

Gylling, Victor LU and Olsson, Robert LU (2015) EITM01 20151
Department of Electrical and Information Technology
Abstract
Analog-to-digital converters (ADCs) with high conversion frequency, often
based on pipelined architectures, are used for measuring instruments, wireless
communication and video applications. Successive approximation register
(SAR) converters offer a compact and power efficient alternative but the
conversion speed is typically designed for lower frequencies. In this thesis
a low-power 12-bit 200 MSps SAR ADC based on charge redistribution was
designed for a 28 nm CMOS technology.
The proposed design uses an efficient SAR algorithm (merged capacitor
switching procedure) to reduce power consumption due to capacitor charging
by 88 % compared to a conventional design, as well as reducing the total
capacitor area by half. Sampling... (More)
Analog-to-digital converters (ADCs) with high conversion frequency, often
based on pipelined architectures, are used for measuring instruments, wireless
communication and video applications. Successive approximation register
(SAR) converters offer a compact and power efficient alternative but the
conversion speed is typically designed for lower frequencies. In this thesis
a low-power 12-bit 200 MSps SAR ADC based on charge redistribution was
designed for a 28 nm CMOS technology.
The proposed design uses an efficient SAR algorithm (merged capacitor
switching procedure) to reduce power consumption due to capacitor charging
by 88 % compared to a conventional design, as well as reducing the total
capacitor area by half. Sampling switches were bootstrapped for increased
linearity compared to simple transmission gates. Another feature of the low
power design is a fully-dynamic comparator which does not require a preamplifier.
Pre-layout simulations of the SAR ADC with 800 MHz input frequency
shows an SNDR of 64.8 dB, corresponding to an ENOB of 10.5, and an SFDR
of 75.3 dB. The total power consumption is 1.77 mW with an estimated value
of 500 W for the unimplemented digital logic. Calculation of the Schreier
figure-of-merit was done with an input signal at the Nyquist frequency. The
simulated SNDR, SFDR and power equals 69.5 dB, 77.3 dB and 1.9 mW
respectively, corresponding to a figure-of merit of 176.6 dB. (Less)
Popular Abstract (Swedish)
Från analogt till digitalt - snabba och strömsnåla omvandlare

Dagens digitala samhälle ställer höga krav på prestanda och effektivitet. I samarbete med Ericsson i Lund har en krets för signalomvandling utvecklats. Genom smart design uppnås hög hastighet och låg strömförbrukning som ligger i forskningens framkant.

Från analogt till digitalt
Ett viktigt byggblock för telekommunikation och videoapplikationer är så kallade A/D-omvandlare, som översätter mellan analoga signaler (till exempel ljud) och digitala signaler bestående av ettor och nollor. En väldigt effektiv metod för A/D-omvandling bygger på så kallad successiv approximation. Metoden innebär att signalen som ska omvandlas jämförs med en referensnivå, som stegvis justeras för... (More)
Från analogt till digitalt - snabba och strömsnåla omvandlare

Dagens digitala samhälle ställer höga krav på prestanda och effektivitet. I samarbete med Ericsson i Lund har en krets för signalomvandling utvecklats. Genom smart design uppnås hög hastighet och låg strömförbrukning som ligger i forskningens framkant.

Från analogt till digitalt
Ett viktigt byggblock för telekommunikation och videoapplikationer är så kallade A/D-omvandlare, som översätter mellan analoga signaler (till exempel ljud) och digitala signaler bestående av ettor och nollor. En väldigt effektiv metod för A/D-omvandling bygger på så kallad successiv approximation. Metoden innebär att signalen som ska omvandlas jämförs med en referensnivå, som stegvis justeras för att närma sig signalens värde. Till slut har man en tillräckligt god uppskattning av värdet som ska mätas. Just en sådan omvandlare har utvecklats med höga krav på hastighet och energiförbrukning. Detta gjordes genom datorsimuleringar av modeller som beskriver kretsen.
Referensnivån skapas ofta genom att styra ett nätverk som lagrar elektrisk laddning. Omvandlingens noggrannhet, eller upplösning, beror på hur många nivåer som finns tillgängliga det vill säga hur nära signalens värde man kan komma. I den designade kretsen finns hela 4096 nivåer!
Det finns många källor till osäkerhet i systemet, bland annat hur exakta referensnivåerna är och hur bra jämförelsen med insignalen kan göras.
Eftersom dessa eventuellt kan leda till en försämring av omvandlingens noggrannhet måste alla delar i kretsen utformas med detta i åtanke.

Höga hastigheter
Eftersom det krävs många steg för referensnivån att närma sig signalens värde är den maximala omvandlingshastigheten ofta begränsad. Med teknikens utveckling öppnas nya möjligheter i takt med att mikrochippens enskilda komponenter blir snabbare. Modern forskning visar att omvandlare baserade på successiv approximation kan uppnå hastigheter på flera miljoner mätvärden varje sekund, vilket även den utvecklade kretsen klarar av.

Effektiv design
Nya metoder för successiv approximation möjliggör stora besparingar när det gäller effektförbrukning, till exempel genom att effektivisera upp- och urladdningen av nätverket. Genom små ändringar kunde nätverkets energiförbrukning minskas med över 90 % samtidigt som dess area halverades. Eftersom produktionskostnaden för integrerade kretsar är hög medför varje minskning av kretsens area att kostnaden sjunker. (Less)
Please use this url to cite or link to this publication:
author
Gylling, Victor LU and Olsson, Robert LU
supervisor
organization
course
EITM01 20151
year
type
H2 - Master's Degree (Two Years)
subject
keywords
SAR, ADC, MCS, converter, circuit design, capacitor
report number
LU/LTH-EIT 2015-443
language
English
id
7357862
date added to LUP
2015-06-17 15:35:23
date last changed
2015-06-18 14:04:28
@misc{7357862,
  abstract     = {Analog-to-digital converters (ADCs) with high conversion frequency, often
based on pipelined architectures, are used for measuring instruments, wireless
communication and video applications. Successive approximation register
(SAR) converters offer a compact and power efficient alternative but the
conversion speed is typically designed for lower frequencies. In this thesis
a low-power 12-bit 200 MSps SAR ADC based on charge redistribution was
designed for a 28 nm CMOS technology.
The proposed design uses an efficient SAR algorithm (merged capacitor
switching procedure) to reduce power consumption due to capacitor charging
by 88 % compared to a conventional design, as well as reducing the total
capacitor area by half. Sampling switches were bootstrapped for increased
linearity compared to simple transmission gates. Another feature of the low
power design is a fully-dynamic comparator which does not require a preamplifier.
Pre-layout simulations of the SAR ADC with 800 MHz input frequency
shows an SNDR of 64.8 dB, corresponding to an ENOB of 10.5, and an SFDR
of 75.3 dB. The total power consumption is 1.77 mW with an estimated value
of 500 W for the unimplemented digital logic. Calculation of the Schreier
figure-of-merit was done with an input signal at the Nyquist frequency. The
simulated SNDR, SFDR and power equals 69.5 dB, 77.3 dB and 1.9 mW
respectively, corresponding to a figure-of merit of 176.6 dB.},
  author       = {Gylling, Victor and Olsson, Robert},
  keyword      = {SAR,ADC,MCS,converter,circuit design,capacitor},
  language     = {eng},
  note         = {Student Paper},
  title        = {Implementation of a 200 MSps 12-bit SAR ADC},
  year         = {2015},
}